[环境配置]

1. vitis HLS(推荐命令行的版本，使用方式请参考xilinx的vitis官方文档)



[代码结构和运行方式]

本项目通过HLS开发在Vitis平台完成了FPGA设计，并通过端口设计提高计算单元数量、Kernel结构调整、读写策略优化、流水线设计等手段，

实现了比一开始的设计方案性能提升6倍的FPGA加速器，且该加速器性能在OGB Products和OGB Proteins数据集上达到了和CPU（Xeon(R)Silver 4214）

48线程相比×1.22到×1.99倍的加速

1. host端见src/host.cpp，主要是进行加速器的分配设置和host端的数据传输。

2.kernel端分成读和写两个cpp文件。读在src/krnl_graph_read.cpp,写在src/krnl_graph_write.cpp。控制加速器的运行逻辑。和host端的传输接口要对应。

3. 加速器配置见krnl_graph_stream.cfg,src/krnl_graph_stream里面的只是副本。

4.benchmark(包括CPU,GPU,一开始的FPGA设计)在benchmark/



[联系方式]

有问题请联系作者姚锦炜 jinwei.yao@epfl.ch//QQ:769845882。